邏輯綜合 | 社區大學終身學習網
在積體電路設計中,邏輯合成(英語:logic synthesis)是所設計數位電路的高抽象級描述,經過布林函數化簡、優化後,轉換到的邏輯閘級別的電路連線網表的過程。
通常,邏輯綜合的信息來源是硬體描述語言——主要是VHDL和Verilog等,設計人員通常使用硬體描述語言來進行電路的高級抽象(通常是數位電路暫存器傳輸級的數據、行為)描述數位電路的邏輯功能,這樣他們可以把更多精力投入功能方面的設計,而避免在一開始就研究可能極其複雜的電路連線。
然而,從電路的高級抽象描述到實際連線網表,並不是一項簡單的工作。在以前,這需要設計人員完成邏輯函數的建立、簡化、繪製邏輯閘網表等諸多步驟。隨著電路的集成規模越來越大,人工進行邏輯綜合變成了一項十分繁瑣的任務。
隨著電子設計自動化的發展,邏輯綜合這一步驟可以由計算機工具輔助完成。但是,由於自動化邏輯綜合工具並不總能夠產生最優化的邏輯閘網表,因此人工的介入仍然不可缺少。某些工具能夠在可程式化邏輯裝置,如可程式化陣列邏輯(Programmable Array Logic, PAL)和現場可程式化邏輯閘陣列(Field Programmable Gate Array, FPGA)上生成數據流過程,而另一些工具則可以生產特殊應用積體電路。邏輯綜合是電子設計自動化的一個重要方面。
邏輯綜合的發展可以追溯到喬治·布林(1815-1864)對邏輯代數的研究(邏輯代數現在也被稱為「布林代數」)。1938年,克勞德·香農展示了如何使用邏輯代數來描述電路開關切換的過程。[1]在早期,邏輯設計牽涉了對真值表的處理(如利用卡諾圖)。通過將一系列規則將卡諾圖上的某些項進行合併,可以得到最小化的邏輯,即邏輯式可以得到簡化。人工進行上述的操作可以處於四到六個變量的卡諾圖。但是以圖形表示的卡諾圖不適合算法的導出,因此人們需要研究代數形式的邏輯化簡算法。[2]:189
對邏輯最小化進行自動化的第一步是引入奎因-麥克拉斯基算法,它可以在計算機上執行。進行邏輯簡化的目的是得到使用最少數量的邏輯裝置,並精確地對表達原始邏輯式的意義。人們可以使用卡諾圖來完成變量較少的邏輯...
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