逻辑综合 | 社區大學終身學習網
在集成电路设计中,邏輯合成(英語:logicsynthesis)是所设计数字电路的高抽象级描述,经过布尔函数化简、优化后,转换到的逻辑门级别的电路连线网表的过程。
在集成电路设计中,邏輯合成(英語:logic synthesis)是所设计数字电路的高抽象级描述,经过布尔函数化简、优化后,转换到的逻辑门级别的电路连线网表的过程。
通常,逻辑综合的信息来源是硬件描述语言——主要是VHDL和Verilog等,设计人员通常使用硬件描述语言来进行电路的高级抽象(通常是数字电路寄存器传输级的数据、行为)描述数字电路的逻辑功能,这样他们可以把更多精力投入功能方面的设计,而避免在一开始就研究可能极其复杂的电路连线。
然而,从电路的高级抽象描述到实际连线网表,并不是一项简单的工作。在以前,这需要设计人员完成逻辑函数的建立、简化、绘制逻辑门网表等诸多步骤。随着电路的集成规模越来越大,人工进行逻辑综合变成了一项十分繁琐的任务。
随着电子设计自动化的发展,逻辑综合这一步骤可以由计算机工具辅助完成。但是,由于自动化逻辑综合工具并不总能够产生最优化的逻辑门网表,因此人工的介入仍然不可缺少。某些工具能够在可编程逻辑器件,如可编程阵列逻辑(Programmable Array Logic, PAL)和现场可编程逻辑门阵列(Field Programmable Gate Array, FPGA)上生成数据流过程,而另一些工具则可以生产专用集成电路。逻辑综合是电子设计自动化的一个重要方面。
逻辑综合的发展可以追溯到乔治·布尔(1815-1864)对逻辑代数的研究(逻辑代数现在也被称为“布尔代数”)。1938年,克劳德·香农展示了如何使用逻辑代数来描述电路开关切换的过程。[1]在早期,逻辑设计牵涉了对真值表的处理(如利用卡诺图)。通过将一系列规则将卡诺图上的某些项进行合并,可以得到最小化的逻辑,即逻辑式可以得到简化。人工进行上述的操作可以处于四到六个变量的卡诺图。但是以图形表示的卡诺图不适合算法的导出,因此人们需要研究代数形式的逻辑化简算法。[2]:189
对逻辑最小化进行自动化的第一步是引入奎因-麦克拉斯基算法,它可以在计算机上执行。进行逻辑简化的目的是得到使用最少数量的逻辑器件,并精确地对表达原始逻辑式的意义。人们可以使用卡诺图来完成变量较少的逻辑函数的化简...
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